\frameforsubsection[t]{
  \label{1-2}
  \begin{itemize}
    \item case语句非常适合真值表已知的情况，这种语句直接列出所有取值为1或0的输入组合，默认的都是1或0
    \item case语句必须包含在``always @''单元中
    \item @(参数列表)中的参数列表中的参数发生变化时，always单元就被执行，也可以使用always@(*)语法，表示任何变量状态发生变化，单元都会被执行
    \item 可以使用逻辑综合工具对Verilog模块进行综合，综合后可把行为描述转换为Verilog结构描述\\
      常用的逻辑综合工具有：Synopsys Design Compiler, Yosys(开源)\\
      以Yosys为例，它可以从github上下载源码，从源码构建\\
      Yosys用法，可以参考其官方文档，它提供了命令行式的操作
    \item 通过使用Yosys可以体会到现代计算机辅助设计工具的强大，它具备自动优化电路的功能，使用逻辑设计者主要任务
      发生变化，从优化转变为设计规格，当然，设计规格工作会随着系统变大而变得更复杂
  \end{itemize} 
}
